虽然这么说，但是单个硅原子肯定不可能做成芯片，怎么着也得四五个原子排列一下吧，

0.5nm已经是绝对的极限了

台积电已经冲击到2nm了，再过个五六年就该摸到物理极限了

你去了解一下台积电的制程是怎么算的，摩尔定律说的制程是英特尔的制程，台积电的5nm相当于英特尔10纳米水平 ，两家算法不一样，英特尔的更准确

现在早就不是这个说法了。。去看看相关专业文章把~~~

不懂

单硅怕是摸一下就破了

你咋啥都懂

如果单层是10nm，那么我做出10层叠起来不就是1nm工艺了 这就是机制的韩国人玩出的数字游戏

有量子隧穿效应，做不到理论值，英特尔标准下的5NM应该就是极限了

没必要追求物理极限，不如多研究增加运算效率减少热能转化

不好弄啊

这个0.12是硅原子的电子云直径吗

原来英特尔和台积电不一样啊

不懂，但有点好奇到极限以后会怎么做？提主频？堆面积？换成碳材料？或者干脆用量子机？

有意思

intel说的是是实打实的沟道长度物理尺度，不过近两年新技术很多，比如多层叠加的沟道，可以说这些宣传的2nm，基本都是指等效长度， 。
硅上面极限可能也就20个原子左右了，不少人在寻其他路子，像铁氧体之类的，可以做到单个原子的尺度

沟道形状设计也是很有意思的东西，不只是cpu上的应用，更多的是存储器件像ssd上面的应用，这两年其实mos管设计大家都开始走结构上的路子了，毕竟真的是已经到物理极限了，想适应多种使用条件，硅上面可能5nm是工艺的极限。
所以大家都开始研究mos管的形状上的设计，叠层，做成深井等等之类的。但是用到计算机cpu上的新技术可能并没有实际那么多，更多都应用到存储上了，也是这两年存储器件种类变多，硬盘价格大降的原因。

intel的10nm晶体管密度大于台积电的7nm EUV。台积电和三星早就以多少多少nm代表节点代数，所谓Nx，我觉得是Node x，不是x nm。以后3D晶体管应用广泛了没准就可以看到N1，你看到时候媒体会不会宣传1nm

5nm 7nm只是名字 指代号  
当然最先开始是指的栅极长度
现在注水严重
就比如说台积电第一代duv的7nm CPP是54nm  M2P是40nm 栅极长度是18nm 逻辑密度91
牙膏的10nm CPP是54nm M2P是40nm 栅极长度也是18nm 逻辑密度106

可以说就是同代工艺 三星7nm类似 半斤八两
台积电的5nm CPP49到50之间 M2P却到了28nm 逻辑密度有190+ 超了intel 10nm一代
栅极长度已经到了16nm
至于三星5nm 也就是三星7nm+ CPP按现在的说法只有57nm M2P 36nm 逻辑密度只有120不到

老哥那为啥intel放弃自己升级工艺，去台积电那下订单，，，1

步子太大扯着蛋了 想上最难的工艺结果就是做不好
5代就是14nm结果到11代才解决10nm 小die良率问题
大die比如服务器至强上用的xeon10nm的货继续跳票到明年

intel第一代10nm可是和8代cpu一起的8121u
不过良品率太惨了 本来设计是4c 结果良品率太惨
改到2c 然后集显又不能用 只能屏蔽然后找amd买了显卡
知道这坑货没厂商买单只有自己装到了nuc上出货算是给个交代

反正大公司是这样的 消息是敲定了台积电的6nm（7nm改进廉价版
比自家工厂还便宜（造不如买

换石墨烯

这个不是指线宽吗

一到高科技，坛子里的专业大神们就跳出来了！

最好玩的是跳脚的阴阳人
发现插不进话题只能默默吐酸水
隔着屏幕都能感觉到那股酸劲儿
可悲 又可笑

有意思

围观大神

遇事不决，量子力学，有了量子计算机可能就不会需要这个了